[Harman] 세미콘 아카데미 반도체 설계 수업 정리 블로그

2024.11.08 수업날41MUX_LOGIC layout  가로: 13.63u, 세로: 7.4u  세부 길이     41MUX_SWITCH schematic  41MUX_SWITCH symbol  41MUX_SWITCH simulation    41MUX_SWITCH layout  가로: 6.52u, 세로: 8.045u  세부 길이   41MUX_LOGIC Layout, 41MUX_SWITCH 끝!

2024.11.07 수업날21MUX_SWITCH schematic  21MUX_SWITCH symbol  21MUX_SWITCH simulation     시뮬레이션 항목 분리 한 후 각 항목의 Y 좌표의 값을 통일시킨다.   21MUX_SWITCH layout 가로: 7.3u, 세로: 2.44u  세부 길이     41MUX_LOGIC schematic  41MUX_LOGIC symbol  41MUX_LOGIC simulation     21MUX_SWITCH, 41MUX_LOGIC 끝!

2024.11.06 수업날길이 조정 단계가로: 4.63u세로: 5.87u  layout 세부 길이      아래의 그림을 보고 Transmission gate의 schematic과 layout을 그리기파란 네모 안에 들어갈 숫자는 2.91u 이다.  Transmission gate의 schematic  Transmission gate의 layout  layout 세부 길이   21MUX_LOGIC layout 높이 조정 마무리, Transmission gate 끝!

2024.11.05 수업날4NAND schematic   4NAND symbol  4NAND simulation     pmos W = 2.14u  4NAND layout  4NAND schematic에서 했던대로 nmos 설정하기   4NAND schematic에서 했던대로 pmos 설정하기   layout 높이: 5.69u  layout 세부 길이      schematic 그림 보고 layout 그리기   4NOR schematic   4NOR symbol   4NOR simulation    눈대중으로 500m에서 어느 그래프가 가까운지 확인하기 어렵다면V, H 단축키를 누른 후 X, Y position을 500m으로 맞춰서 값을 확인해본다.  pmos W = 5.96u  4NOR layout  ..

2024.11.04 수업날PC의 최종 블록 다이어그램  Vivado 진행 순서  half_adder_N_bit/////////////////////////////////////////////////// 2024.11.04module half_adder_N_bit #(parameter N = 8)( input inc, input [N-1:0] load_data, output [N-1:0] sum); wire [N-1:0] carry_out; half_adder_dataflow ha0(.a(inc), .b(load_data[0]), .s(sum[0]), .c(carry_out[0])); genvar i; //genv..