2024.6.27 [Verilog]⑧ - 스톱워치 만들기
2024.6.27 수업날오늘은 어제에 이어서 Basys3 모듈의 fnd에 스톱워치 기능이 나타나도록 소스코드를 작성해본다. 스톱워치를 만들기 위해 여태 배웠던 회로들 중에서 어떻게 구성해야하는지 회로도를 그려보자.먼저 시스템 클록 입력을 10ns로 하여 100주기 입력에 넣고, 그 출력값인 1us를 1000주기 입력값에 넣고,그 출력값인 1ms를 1000주기 입력값에 넣어 1s가 되게 만든다.그리고 60초 카운터에 그 입력을 넣고 Fnd 컨트롤러에 입력값으로 넣으면 Basys3 보드에 출력이 될 것이다. 정말 간단하게 스톱워치 시간 카운터, fnd 컨트롤러만 가지고 회로도를 그리면 될 것 같지만, 사실 이는 비동기 카운터와 형식이 매우 유사하다.비동기 카운터는 각각 다른 클록 입력을 받기 때문에, pd..
